module uarttx(SENT,,RSTN,CLK,TXD);
input SENT,RSTN,CLK;output TXD;
wire SENT,RSTN,CLK;
wire TXD;
wire IDLE;
wire[7:0] DATA;
tx tx(.DATA(DATA),.SENT(SENT),.RSTN(RSTN),.CLK(CLK),.TXD(TXD),.IDLE(IDLE));
sram8x8 sram(.RD(SENT),.RSTN(RSTN),.DOUT(DATA),.CLK(CLK),.IDLE(IDLE));
endmodule